차세대 저전력 지능형반도체 기술 동향

 트랜지스터의 발명은 지난 1998년에 타임사(TIME)의 라이프지(LIFE)가 발표한 “지난 1,000년 동안 발생한 가장 놀라운 100개 사건”에 포함된 과학기술 분야의 11개 사건 중 하나에 속할 정도로 현재에 이르기까지 엄청난 영향력을 보이고 있다[1]. 트랜지스터의 발명 이후, 반도체 기술은 반도체 칩에 집적할 수 있는 트랜지스터의 숫자가 매 18개월마다 2배씩 증가한다는 무어의 법칙(Moore’s law)에 힘입어 지난 30여 년간 눈부신 발전을 이루었다. 한편, 4차 산업혁명 시대에 접어들면서 과학기술은 인간의 사고와 행동의 대체 역할을 넘어서서 인간처럼 사고하고 행동하는 지능을 가진 기계를 만드는 것에 초점을 맞추고 있다.

<자료> OurWorldinData, “Moore’s Law Transistor Count 1971-2018”, 2019.

[그림 1] 1970년대부터 출시된 주요 반도체 칩의 제작년도와 집적된 트랜지스터 회로의 수

<자료> IBM, “Maintaining the benefits of CMOS scaling when scaling bogs down”, 2002.

[그림 2] 반도체 공정 미세화에 따른 동작 및 대기 전력 소모량의 추세

 이와 같은 경향은 반도체 분야에서도 동일하게 발생중이며 최근 몇 년간 반도체 기술의 발전은 그 속도 및 범위가 가파르게 증가하고 있다.
 반도체 기술의 발전은 반도체 소자 혹은 칩의 미세화/소형화의 역사라고 해도 과언이 아니며 흔히 소수 반도체 업계들의 치킨 게임이라 불리는 “대규모 투자 → 반도체 집적도 향상 → 시장에서의 우위 선점 → 대규모 투자”로 이어지는 성공 방정식에 따라 빠른 발전을 거듭할 수 있었다([그림 1] 참조). 그러나 생산 비용의 증가 외에도 단 채널 효과(Short-Channel Effect: SCE)라고 불리는 반도체 소자의 미세화에 따른 대표적인 부작용이 있으며, 이때 지수함수적으로 증가하는 대기 전력 소모량은 기존 상보형 금속 산화막 반도체(Complementary Metal-Oxide Semiconductor: CMOS) 기반의 반도체 소자 기술의 한계를 드러냈다([그림 2] 참조)[2]. 또한, 기존 공정 기술로는 반도체 공정 노드가 5nm 이하에 접어듦에 따라 달성 불가능한 단계에 도달하였으며, 이에 최첨단 극자외선(Extreme Ultraviolet: EUV) 공정 기기와 같은 천문학적인 투자를 동반하게 되었다([그림 3] 참조). 그 결과, 글로벌 컨설팅 회사인 맥킨지의 분석에 따르면 5nm 공정의 반도체를 설계하기 위한 비용은 65nm 공정 기반 칩 대비 약 20여배, 생산 비용은 13배 가까이 증가하였다. 또한, 기본적으로 반도체 칩의 생산 가격은 집적도가 높아질수록 낮아지는 특성을 보이기 때문에 이러한 투자 설비 및 생산 비용의 증가는 결국 무어의 법칙의 종말을 앞당겼다[3].

 그러나, 무어의 법칙에 따른 반도체 소자 및 공정 기술의 발전 속도가 포화를 맞이하게 된 상황과 별개로 저전력ㆍ고성능 반도체 칩에 대한 수요는 꾸준히 증가하고 있으며 기존의 무어의 법칙을 넘어서는(beyond Moore’s law) 새로운 개발 로드맵이 필요한 상황이다([그림 4] 참조)[4]. 현재, 단일 목표를 향해 경쟁하던 미세화 시대와는 달리, 통일된 로드맵이 없는 상황이며 따라서 경쟁국들은 각국의 산업 상황과 연구 역량에 따라 상이한 방식의 R&D 전략을 채택하고 있다. 반도체 분야 주요 경쟁국의 R&D 전략을 요약하면 다음과 같다[5].

<자료> SRC, “decadal plan for semiconductors”, 2021.

[그림 4] 연산 요구량 및 그에 따른 에너지 소모량의 증가 추세

• 미국: Heterogeneous integration1) 기술 기반의 시스템 설계 자동화를 통한 시스템 성능 개선 및 소모 전력 감소를 핵심 경쟁력으로 확보하고자 국가 R&D 과제 전면 개편 후 Electronics Resurgence Initiative(ERI)2) 추진 중. Post 팹리스 산업의 주도권 확보가 핵심 목표
• 유럽: 미국과 마찬가지로 heterogeneous integration 기반의 새로운 응용 기술을 확보하여 바이오, 사물인터넷 등의 틈새시장에서의 강점을 확보함으로써 중소, 중견 규모의 팹리스, 제조 기업을 육성하는 전략을 추진 중. 유럽에는 글로벌 선도 반도체 기업은 없으나, STM, Philips 등 중상위권 기업과 중소ㆍ중견 기업 네트워크를 활용하기 위한 전략을 채택
• 대만: 비메모리(시스템) 반도체 제조 기술에서의 우위를 바탕으로 차세대 반도체 제조 부문을 강화하기 위해 대규모 투자를 시작
• 일본: GaN, SiC 등 신소재 부문에서의 기술 우위를 바탕으로 전력 반도체 등 새로운 반도체 시장을 선점하는 전략을 실행 중
• 중국: 급격히 성장하는 팹리스 기업을 중심으로 인공지능(Artificial Intelligence: AI) 등 미래 시스템 반도체 시장을 공략하고, 제조 부문에서는 메모리 기술을 중심으로 수입 대체가 가능한 기술 확보 목표

 반면, 한국의 경우 메모리 반도체 분야 기술은 세계 최정상급의 기술 경쟁력을 갖추고 있으며, 따라서 메모리 반도체 분야에서의 격차를 계속 유지 및 확대해 나가야 함과 동시에 비메모리 반도체 분야 기술 발전도 이루어야 한다. 한편, 최근 학습과 추론에 기반하여 인공지능 기능에 최적화된 소프트웨어와 비메모리 반도체가 융합된 형태의 지능형반도체 기술이 새로운 패러다임으로 떠오르고 있다. 2019년 정보통신정책연구원에 따르면 2030년 비메모리 반도체 및 지능형반도체 세계 시장규모는 각각 3,769억 달러, 1,179억 달러로 전망됨에 따라 앞으로 기존 비메모리 반도체 시장과 더불어 지능형반도체 또한 주요 시장으로 성장할 전망이기 때문이다. 최근 인공지능 연산 계산량은 3.5개월에 2배씩 증가하는 경향을 보이고 있으며, 더욱 고난이도 문제를 인공지능으로 해결하려는 시도 등으로 인해 인공지능 연산량은 계속 지수적인 증가를 보일 것으로 예상된다. 이에 반해 인공지능 연산을 처리할 프로세서 기술은 무어의 법칙 한계와 폰 노이만(von Neumann) 구조의 단점으로 인해 정체되고 있으며 지수적인 성능 개선을 지속하기 어려운 상황이다. 따라서 인공지능 구현에 최적화된 지능형반도체 기술을 보유한 기업과 국가가 인공지능 기술과 반도체 시장을 선도할 가능성이 매우 높다. 또한, 초연결사회로 진입함에 따라 지능형반도체 기술은 우리나라의 향후 반도체 산업 경쟁력을 좌우할 것이기 때문에 원천 기술 확보 및 시장 선점을 위해 국가 차원의 체계적이고 전략적인 사업과 지원이 반드시 필요하다.
 지능형반도체 기술은 기존의 시스템 반도체와 메모리 반도체로 양분되어 있던 기술들을 융합하는 것이기 때문에 전통적인 반도체 산업을 재편할 수 있는 게임 체인저로서의 잠재력을 가지고 있다. 특히, 우리나라는 메모리 반도체 강국으로써 메모리 반도체 기술을 지능형반도체 기술 확보에 활용하여 상대적으로 취약한 시스템 반도체 분야로의 확장이 가능하다. 현재 정부와 업계는 지능형반도체 기술을 국가의 IT 경쟁력을 올릴 수 있는 핵심 기술로서 투자하고 있으며 집중적인 연구 개발 또한 필요한 상황이다. 이에 본 고에서는 지능형반도체 기술의 동향 및 해당 기술의 쟁점 사항과 향후 전망에 대해 다루고자 한다.

 무어의 법칙에 기반한 반도체 소자 및 공정 기술이 한계를 드러냄에 따라 기존 폰 노이만 구조의 고속ㆍ직렬 방식의 연산체계에 근본적인 변화를 줌으로써 기존 반도체의 한계를 극복하고자 하는 시도가 최근 활발하게 이루어지고 있다. 폰 노이만 구조에서는 각각 메모리 반도체, 비메모리 반도체로 구성되는 주기억장치(memory)와 중앙처리장치(CPU)가 서로 분리되어 있으며 하나의 데이터 버스(bus)를 통해 정보의 이동이 일어난다. 이때 직렬 연산 방식에 의해 하나의 명령(instruction)을 수행하는 과정에서 버스가 사용 중일 경우 다른 명령들은 모두 대기 상태에 있어야 하는 데이터의 지연 현상이 발생하며, 이는 폰 노이만 병목 현상(von Neumann bottleneck)이라고 불린다[6]. 따라서 하나의 중앙처리장치가 처리해야할 연산량이 많을수록 심각한 데이터 병목 현상이 발생하며 무엇보다도 대규모 병렬 연산을 수행할 경우 순차적인 직렬 연산 방식으로 인해 연산처리 시간과 전력 소모가 급속히 증가한다. 이러한 문제점을 해결하기 위해 최근 인간의 뇌를 모방한 형태의 뉴로모픽(neuromorphic) 인공지능 반도체 기술이 크게 각광받고 있다[7]. 앞서 언급한 폰 노이만 구조와는 달리 인간의 뇌는 뉴런과 시냅스로 이루어진 신경망 내에서 연산과 기억을 모두 수행한다는 특징이 있다. 뉴로모픽 인공지능 반도체 기술은 이러한 인간 혹은 생물체의 뇌에서 일어나는 연산 특성을 모방함으로써, 앞서 언급한 폰 노이만 구조와는 달리 메모리 소자 내에서 기억과 연산을 동시에 수행하는 것을 목표로 하므로 대규모 병렬 연산 수행이 가능하다. 따라서 폰 노이만 병목 현상에 따른 데이터 지연 혹은 전력 소모 특성을 크게 개선할 수 있다([그림 5] 참조). 이때, 기존 컴퓨팅 아키텍처 상에서의 연산과 기억은 각각 뉴로모픽 인공지능 반도체 상의 추론과 학습에 대응된다. 한편, 뉴런과 뉴런 간의 결합을 뜻하는 시냅스(synapse)는 메모리 어레이를 통해 구현 가능하고, 학습의 정도를 뜻하는 시냅스 결합 강도(synaptic weight)는 메모리에 저장된 정보량 혹은 전하량 등을 통해 모방 가능하다. 이에 데이터의 연산과 기억 모두를 메모리 반도체 내에서 수행하는 in-memory computing 혹은 Processing-In-Memory(PIM) 기술에 대한 연구가 활발하게 이루어지고 있다. 또한, 메모리 반도체와 프로세서를 하나로 통합하는 시도를 통해 기존 폰 노이만 아키텍처의 한계를 극복 가능하며 CPU 또는 GPU 간 데이터 이동량이 현저히 적어지기 때문에 데이터 처리의 지연 시간을 획기적으로 줄일 수 있다. 이는 처리 속도 향상 및 전력 소모 절감과 직결된다([그림 5] 참조). 지능형반도체 기술은 크게 소프트웨어 기반과 하드웨어 기반으로 나누어지며 각각 그 특징을 요약하면 다음과 같다[8].

• 소프트웨어 기반 지능형반도체: 현재 NVIDIA, Google, IBM 등과 같은 기업에 의해 활발히 연구되고 있으며 Graphics Processing Unit(GPU), Neural Processing Unit(NPU), Tensor Processing Unit(TPU) 및 AI 가속기 등이 상용화되어 보급 중에 있음. 또한, 일반적인 메모리 또는 폭넓은 데이터 전송 대역폭을 가진 메모리(High Bandwidth Memory: HBM)를 사용하며 메모리에 연산기를 집적하는 구조로 이용될 것으로 예상됨. 그러나 기존 디지털 연산 체계를 기반으로 하고 있으며 근본적으로 폰 노이만 아키텍처의 한계를 보완할 뿐, 완벽하게 해결하지 못함
• 하드웨어 기반 지능형반도체: 인공신경망을 하드웨어 상에 직접 구현하는 새로운 개념의 반도체 기술. 현재 이 기술은 실리콘 CMOS 비메모리 반도체 기반 Static Random Access Memory(SRAM) 및 메모리 반도체 기반 부동 게이트(floating-gate) 혹은 전하저장형(Charge Trapped Flash: CTF) 소자와 같은 3단자 이상의 소자를 시냅스로 활용하는 기술과 다양한 신물질 기반의 저항성 메모리(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Random Access Memory: PCRAM)와 같은 멤리스터(memristor) 기반 2단자 소자를 시냅스로 활용하는 기술로 나뉨. 또한, 시냅스를 학습시키는 방식에 따라 스파이크 형태의 펄스 신호를 인가하는 Spiking Neural Network(SNN)와 기존 디지털 형태의 펄스 신호를 인가하는 Artificial Neural Network(ANN) 방식으로 나뉨

 따라서 소프트웨어 기반 지능형반도체 기술과 달리 하드웨어 기반 지능형반도체 기술은 인간의 뇌를 모방한 형태의 병렬적인 아날로그 연산을 기반으로 하는 in-memory computing을 직접 구현 가능하다는 점에서 폰 노이만 구조의 한계를 뛰어넘는(Beyond von Neumann) 기술에 해당한다. 한편, 학계에서는 멤리스터 기반 소자를 시냅스로 활용하는 연구가 주를 이루고 있으나 실제 상용화 및 현재 기술과의 시너지를 고려했을 때 실리콘 기반의 메모리 연구 또한 필수적으로 진행되어야 한다. 특히, 우리나라는 이미 실리콘 기반의 메모리 반도체 분야에서 세계 최고의 기술을 보유하고 있으므로 이를 적극적으로 활용할 필요가 있으며, 실리콘 기반의 in-memory computing에 특화된 소자가 개발된다면 기존 메모리 반도체 산업과 높은 시너지를 창출함과 동시에 기술을 선도할 수 있게 된다.
 하드웨어 기반 지능형반도체를 통해 인공지능 연산 기능을 구현하는 방식에 대해서는 국내외를 포함하여 아날로그적인 행렬 곱 연산(Vector-Matrix Multiplication: VMM)을 바탕으로 한 연구가 주를 이루고 있다([그림 6] 참조)[9]. 해당 방식에 대해 설명하면, 제작된 메모리 어레이는 시냅스 어레이로 표현되며 기존 메모리 반도체의 프로그램(program)/제거(erase) 방식을 통해 학습의 정도 즉, 시냅스 결합 강도가 정해진다. 또한, 일반적으로 실리콘 CMOS 메모리 반도체 소자 기반 시냅스는 저장된 전하량에 따라 문턱 전압(Threshold Voltage: VT)이 다른 특성을 응용하는 방식을 통해 시냅스 결합 강도를 정의한다. 이러한 시냅스 어레이의 각 행(Word-Line: WL)에 이전 단계의 뉴런(presynaptic neuron)으로부터 읽기 동작(추론)을 위한 입력으로써 구동 전압이 동시 인가되면, 각 열(Bit-Line: BL)에는 그에 맞는 시냅스 전류가 흐르게 된다. 이때 시냅스 전류는 각 시냅스마다 이미 형성된 시냅스 결합 강도에 의해 정해진다. 이렇게 각 열마다 형성된 시냅스 전류들은 한데 모여 더해진 후, 비교 연산을 거쳐 다음 뉴런(postsynaptic neuron)의 발화(fire)를 결정한다. 그러므로 행렬 곱 연산 방식을 통해 이전 뉴런을 통한 읽기 동작 한 번에 대면적 어레이 상에 형성된 모든 시냅스들에 대해 그 결과값을 얻을 수 있다는 점에서 대규모 병렬 연산의 구현이 가능하다. 한편, 이와 같은 방식으로부터 하드웨어 기반 지능형반도체 기술의 한계 및 추후 개발 방향에 대해 예상 가능하다. 첫째로 생물체의 뇌세포에 비해 공정을 통해 제작된 메모리 반도체 소자는 신뢰성 특성이 극도로 좋지 않으므로 이에 대한 개선이 시급하다.

<자료> 서울대학교 자체 작성

[그림 6] 행렬 곱 연산을 통한 인공신경망 연산 구현 방법

특히, 멤리스터 기반의 메모리 반도체 소자들은 그 특성이 매우 좋지 못하다는 점이 주요 결점으로 자주 지목되고 있다. 둘째, 읽기 동작 한 번에 각 열에 형성된 시냅스 전류가 모두 모이는 특성 상 저전력ㆍ초저전력 동작을 위한 시냅스 단위 소자의 개발이 필수적이다. 어레이의 크기가 커짐에 따라 시냅스 전류의 크기도 비례하여 증가하므로 대규모 병렬 연산을 수행하기 위해서는 저전력ㆍ초저전력 동작에 맞는 시냅스 소자가 필요하다. 셋째, 탈 폰 노이만 구조에 의한 변혁의 중심에 있으나 결국 지능형반도체 기술 또한 앞서 언급한 두 가지 형태의 고유의 한계를 갖고 있으므로 따라서 기존 폰 노이만 기반의 기술과 동시 집적 및 접목 가능한 형태로 상호 보완 가능한 반도체 소자 및 공정 기술이 필요하다. 넷째, 행렬 곱 연산을 통해 인공신경망을 구현하는 방식 외에 CPU의 연산 기능(특히 논리 연산)을 시냅스 어레이 상에서 구현하는 연구는 거의 보고된 바 없으므로 이에 대한 연구 개발 또한 필요하다[9],[10].

연도별 전세계 논문 수

<자료> 한국연구재단 ICTㆍ융합연구단, “뉴로모픽소자”, 2021.

[그림 7] 지능형반도체 소자 기술 관련 일정 주기별 논문 출판 수 변화

 정리하면, 국내외를 막론하고 이와 같은 지능형반도체 기술에 대한 관심이 폭발적으로 늘어남에 따라 많은 연구가 진행되고 있으며, 관련 논문의 수가 지난 수년 간 기하급수적으로 증가하였다. 현재 CMOS 기반의 반도체 설계/파운드리/기술 선진국들의 차세대 지능형반도체 기술에 대한 관련 원천 기술 확보 경쟁이 날로 치열해지고 있다([그림 7] 참조)[11]. 또한, 현재까지의 지능형반도체 기술 개발은 주로 인공신경망 연산을 통한 심층 신경망(deep neural network) 구현에 초점이 맞춰져 왔다. 이에 in-memory computing 기술은 연산 시의 복잡도를 줄이거나 메모리 액세스 정도를 줄일 수 있는 장점을 바탕으로 각종 이미지 처리, 연상형 메모리, 복제 방지 기술, 딥러닝 추론 및 학습 등의 다양한 응용 분야에 적용될 수 있다. 그러므로 상기 언급한 쟁점들에 대한 기술 보완 및 확보를 통해 지능형반도체 기술이라는 새로운 반도체 패러다임 변혁에 대비하여 기술 주도권 확보를 위한 노력이 시급하다.

 기존 반도체 산업의 근간이자 원동력이던 무어의 법칙이 종말을 맞이함에 따라 새로운 반도체 개발 로드맵이 필요한 실정이다. 그러나 현재 통일된 로드맵은 없는 상황이며, 따라서 기존 무어의 법칙의 한계를 뛰어 넘기 위한 새로운 반도체 기술이 절실하다.
 한편, 기존 폰 노이만 구조의 연산 체계를 근본적으로 바꾸고자 하는 시도가 소프트웨어/하드웨어 양측에서 활발히 이루어지고 있다. 특히, 폰 노이만 병목 현상으로 인해 기존 연산 방식은 대규모 병렬 연산에 적합하지 않으며, 해당 연산 수행 시 심각한 데이터 처리 지연 및 전력 소모 문제가 발생한다. 이에 인간의 뇌를 모방한 인공신경망 구현을 통해 기존 폰 노이만 구조의 한계를 극복하려는 지능형반도체 기술이 주목받고 있으며, 이에 대한 시장 규모와 기술 수요는 나날이 증가하고 있다. 특히, 기존 디지털 연산 체계 하의 소프트웨어 기반 지능형반도체 기술과는 달리 하드웨어 기반 지능형반도체 기술은 실제 메모리 내에서의 연산을 수행함으로써 in-memory computing 구현이 가능하며, 따라서 물리적으로 폰 노이만 구조의 한계를 뛰어 넘는 기술이라고 할 수 있다. 또한, in-memory computing 기술은 기존에 양분되어 있던 메모리와 비메모리 기술을 융합하는 것이기 때문에 메모리 강국인 한국은 새로운 반도체 기술 시장에 있어 충분히 유리한 위치에 있으며, 따라서 장기적이고 체계적인 기술 개발을 통해 경쟁의 주도권을 확보해야 한다.